# Vistara [[Meta|Meta Platforms]] が開発した初の自社設計 CXL(Compute Express Link)メモリエキスパンダ ASIC。CXL 2.0/1.1 準拠、PCIe Gen5 x16 ホストインタフェース(本番では x8 で運用)を持ち、独立した2チャネルの DDR4(72 ビット幅・最大 3200MT/s、本番は 2400MT/s)を1チップでブリッジする。最大 256GB(4×64GB DIMM)、本番構成では 4×32GB DIMM で 128GB を1チップに集約する。アイドルラウンドトリップレイテンシは約50ns、消費電力は約9W。RS(36,32) による2シンボル誤り訂正と x4 chip-kill 能力で DDR4 の信頼性を強化する。廃止サーバから回収した DDR4 DIMM の再利用を前提に設計されている点が、DRAM をコントローラにバンドルする既存の商用 CXL 製品と異なる。(Source: [[@2026__ISCA__Vistara - Making CXL Real—Full Path from ASIC Design and OS Support to Hyperscale Deployment]]) 2枚の Vistara ASIC は、シングルソケット [[AMD]] Turin(158コア/316スレッド)を搭載する MemServer プラットフォームに実装され、768GB のローカル DDR5-6400 と 256GB の CXL 接続 DDR4-2400 を組み合わせて合計 1TB のメモリを1台に提供する。分散キャッシュ・データウェアハウス(Spark 等)・DevInfra(CI/Devmachine)・ML パラメータサーバなど複数の本番ドメインに展開され、分散 ML 推論でサーバ台数を最大 25%、分散キャッシュで平均レイテンシを 29% 削減するなどの効果が報告されている。(Source: [[@2026__ISCA__Vistara - Making CXL Real—Full Path from ASIC Design and OS Support to Hyperscale Deployment]]) ## 関連 - ソース: [[@2026__ISCA__Vistara - Making CXL Real—Full Path from ASIC Design and OS Support to Hyperscale Deployment]] - エンティティ: [[Meta]] / [[AMD]] / [[Neha Gholkar]] / [[Chunqiang Tang]] - 概念: [[CXLによるメモリ拡張]] / [[NUMAメモリ配置]] ## 出典 - [[@2026__ISCA__Vistara - Making CXL Real—Full Path from ASIC Design and OS Support to Hyperscale Deployment]](Table II, Fig. 4, Fig. 6)