ParTec AG および Forschungszentrum Jülich(FZ Jülich)所属の HPC システム研究者。[[@2024__SC-W 2024__Benchmarking Ethernet Interconnect for HPC AI workloads]] の共著者として Ethernet インターコネクトのベンチマーク研究に参加した。 ## 関連 - ソース: [[@2024__SC-W 2024__Benchmarking Ethernet Interconnect for HPC AI workloads]] - 所属: ParTec AG / FZ Jülich - 共著者: [[Lorenzo Pichetti]] / [[Daniele De Sensi]] / [[Karthee Sivalingam]]