# MIPS R4000 MIPS64 アーキテクチャを実装するプロセッサファミリ(R4400 を含む)。*Computer Architecture: A Quantitative Approach* 付録Cでは、古典的な5段RISCパイプラインを「スーパーパイプライン化」によって8段(IF/IS/RF/EX/DF/DS/TC/WB)へ細分化したケーススタディとして扱われる。命令キャッシュ・データキャッシュのアクセスをそれぞれ2段に分割することでクロック速度を引き上げる一方、分岐遅延は3サイクル(predicted-not-taken方式で2サイクル分のペナルティ)、ロード遅延は2サイクルに伸びる。浮動小数点ユニットはFP除算器・FP乗算器・FP加算器の3ユニットからなり、8種のステージ(A/D/E/M/N/R/S/U)を演算ごとに異なる順序で組み合わせて使う(倍精度加算はレイテンシ4、乗算はレイテンシ8、除算はレイテンシ36サイクル)。 SPEC92ベンチマークでの実測では、パイプラインCPIが1.2〜2.8まで変動する。整数プログラムはブランチストールが支配的要因(整数平均CPI 1.54のうちブランチストール0.38)、浮動小数点プログラムはFP結果ストールが支配的要因(浮動小数点平均CPI 2.48のうちFP結果ストール0.95)であり、深いパイプライン化の代償が分岐・FPレイテンシの増加として顕在化することを定量的に示す事例として引用される。(Source: [[@2019__MorganKaufmann__Computer Architecture - A Quantitative Approach - Appendix C Pipelining - Basic and Intermediate Concepts]] §C.6) ## 関連 - ソース: [[@2019__MorganKaufmann__Computer Architecture - A Quantitative Approach - Appendix C Pipelining - Basic and Intermediate Concepts]](§C.6) - 概念: [[パイプライン処理]]