# IBM Power8 IBMのPower系列サーバ向けマルチコアプロセッサ(2015〜2017年出荷)。1チップあたり4・6・8・10・12コアを構成でき、コアあたり8スレッドのSMT(合計最大192コア構成まで拡張可能)を備える。8個の独立バスでコアと分散L3キャッシュ(コアあたり8MiB、eDRAM使用、合計32〜96MiB)を接続するNUCA(Nonuniform Cache Access)構成を採り、直結バンクへのアクセスは他バンクより高速になる。オフチップL4キャッシュ(最大128MiB)を持つメモリコントローラにも対応する。(Source: [[@2019__MorganKaufmann__Computer Architecture - A Quantitative Approach - Chapter 5 Thread-Level Parallelism]] §5.8) ## コヒーレンスとマルチチップ構成 チップ内コヒーレンスは振る舞い・局所性ヒント付きの拡張MESI(13状態)、チップ間コヒーレンスはスヌーピングとディレクトリのハイブリッド方式を採る。intragroup link(4チップの完全結合グループ内、78.4GB/s)とintergroup link(グループ間、25.6GB/s)の2種類のリンクにより最大16チップ・192コアまで接続でき、任意の2プロセッサ間は最大2ホップで到達できる。(Source: §5.8) ## 実測スケーリング SPECintRateでの64コアまでのスケーリングは見かけ上「超線形」に近いが、これは4コア構成(3.0GHz)から64コア構成(4.4GHz)へのクロック周波数差1.5倍に起因する部分が大きく、クロック補正後の実効スピードアップは84から57へ低下する。192コア構成でも同様の補正で223から167へ低下する。それでもクロック補正後の値はSPARC64 X+やXeon E7より良好なスケーリングを示す。(Source: §5.8) ## 出典 - [[@2019__MorganKaufmann__Computer Architecture - A Quantitative Approach - Chapter 5 Thread-Level Parallelism]] §5.8