# Fujitsu SPARC64 X+ 富士通のSPARCサーバ向けマルチコアプロセッサ(2015〜2017年出荷)。16コア構成が基本(8コア版もあり、通常は単一プロセッサ構成)で、クロックは3.5GHz、コアあたり2スレッドのSMTを備える。第3章で扱われるT系列とは異なりSMTを採用する。16コアが単一の24-way set associative L2キャッシュ(共有)を持ち、16×4スイッチで4つのDIMMチャネルに接続する、3系統中もっとも単純な構成を採る。(Source: [[@2019__MorganKaufmann__Computer Architecture - A Quantitative Approach - Chapter 5 Thread-Level Parallelism]] §5.8) ## コヒーレンスとマルチチップ構成 マルチコアコヒーレンスはMOESI、マルチチップコヒーレンスはスヌーピングとディレクトリのハイブリッド方式。4プロセッサモジュール単位で構成し、各プロセッサは隣接3プロセッサへの直接接続に加えクロスバースイッチへの2〜3接続を持つ。最大構成では64チップを2つのクロスバースイッチに接続し、合計1024コアまで拡張できる。メモリアクセスはNUMA(ローカル・モジュール内・クロスバー経由)で、コヒーレンスはディレクトリベース。(Source: §5.8) ## 実測スケーリング SPECintRateでの4コア構成での性能はコアあたりでIBM Power8の1.5倍とされるが、コア数増加に伴うスケーリング(相対速度向上)自体はPower8・Xeon E7に劣る。3系統中もっとも単純なオンチップ構成(単一共有L2)であることが、絶対性能とスケーラビリティのトレードオフに関係している可能性がある。(Source: §5.8) ## 出典 - [[@2019__MorganKaufmann__Computer Architecture - A Quantitative Approach - Chapter 5 Thread-Level Parallelism]] §5.8