# Cerebras ウェーハスケールエンジン (WSE; Wafer Scale Engine) を製造するシリコンバレーの AI アクセラレータ企業。GPU の SIMT 実行モデルと異なり、データがコアネットワークを流れる**データフローアーキテクチャ**を採用する。 ## CS-3 (Wafer Scale Engine 3) - **コア数**: 900,000 (8-wide FP16 SIMD ユニット) - **オンチップ SRAM**: 44 GB / チップ(コアごとに専用スクラッチパッド; 全コア合計) - **オフチップメモリ**: MemoryX ユニット(外部メモリへのオンチップネットワーク経由アクセス) - **システム電力**: ~24 kW / ノード(推論時)。アイドル電力との差は ~4.5 kW のみ(固定電力が大きい) - **デプロイ**: Cerebras 推論エンジン (beta 2.5.0) を OpenAI 互換 API で提供 - **バッチサイズ制約**: プリコンパイルアーティファクト方式のため対応バッチサイズが固定(≤8) ## 性能特性 ALCF でのベンチマーク([[@2026__IPDPS__Beyond Throughput - Performance and Energy Insights of LLM Inference Across AI Accelerators]])によると: - Llama 3.1 8B、batch=1 で **3,609 tok/s** (NVIDIA A100 比 16.8×) - ITL (インタートークンレイテンシ) は A100 比 **18.8× 短縮** → デコードフェーズのメモリバウンドに特化した設計 - TTFT の改善は **35%** にとどまる → プリフィルフェーズ(計算バウンド)では GPU の優位 - エネルギー効率: **0.15 tok/J** (A100: 0.73 tok/J, H100: 0.91 tok/J) → 高スループットだが電力当たり効率は低い ## 設計原理 全データを SRAM スクラッチパッドに収めることで HBM 帯域ボトルネックを回避するアプローチ。モデルをオンチップに収めるため膨大なコア数(= SRAM 総量)が必要で消費電力が高い。データフロー方式で重みをコア間ストリームし帯域律速の Decode フェーズを大幅改善する。