# CXLによるメモリ拡張 ## 定義 CXL(Compute Express Link)は、PCIe物理層上に構築されたキャッシュコヒーレントなインターコネクト規格であり、サーバのメモリ容量をオンソケットのDRAMチャネルから分離し、外部のメモリエキスパンダ経由でメモリを追加・共有することを可能にする。CXL.mem プロトコルで接続されたデバイスは、ホストOSからは追加のCPUレスNUMAノードとして認識され、既存のNUMA対応メモリ管理機構(ホット/コールドページの階層配置)を転用できる。ハイパースケーラの文脈では、廃止サーバから回収した旧世代DIMM(例: DDR4)を新世代サーバへCXL経由で再接続し、メモリ容量拡張・コスト削減・炭素排出削減を同時に達成する手段として位置づけられる。(Source: [[@2026__ISCA__Vistara - Making CXL Real—Full Path from ASIC Design and OS Support to Hyperscale Deployment]]) ## 横断的知見 - **CXLの用途はワークロード粒度によって「容量階層化」と「専用プールキャッシュオフロード」の2系統に分岐する**。[[@2026__ISCA__Vistara - Making CXL Real—Full Path from ASIC Design and OS Support to Hyperscale Deployment]]が報告するVistara/TPPアプローチは、汎用ワークロード(分散キャッシュ・データウェアハウス・DevInfra・MLパラメータサーバ)を対象に、ページ単位のホット/コールド判定でCXLをNUMA階層の一段として透過的に扱う「容量階層化」である。一方、[[KVキャッシュ管理]]が言及する中国OCPコミュニティの「Beluga」CXLメモリプール化事例はLLM推論のKVキャッシュTTFT短縮という単一用途に特化した「専用プールオフロード」であり、同じCXLハードウェアでも適用対象によって設計思想(汎用透過階層化 vs 用途特化プール)が大きく異なる。(Source: [[@2026__ISCA__Vistara - Making CXL Real—Full Path from ASIC Design and OS Support to Hyperscale Deployment]], [[@2026__SpeakerDeck__AIインフラの最新技術動向 2026 — 中国OCPコミュニティから読み解く6つの技術トレンド]]) - **本番運用で観測されるlocal:CXL帯域比は概ね10:1〜100:1に収まり、これが現行のPCIe x8接続を正当化する**。Vistaraの本番テレメトリ(Table VIII)ではCXL帯域がローカル帯域の10〜100分の1にとどまり、[[GPUストレージIOデータパス]]が未解決の問いとして挙げていた「CXLの登場でCPU仲介パスとGDSのブレークイーブン点(64KB前後)がどう移動するか」という問いに対し、少なくとも汎用CPUメモリ階層化の文脈では現行CXLデバイスの帯域制約がボトルネックの主要因にはなっていない、という具体的なデータ点を提供する。ただしこれはGPU直結ストレージI/Oのブレークイーブン点そのものへの直接的な回答ではなく、隣接領域からの間接的な参照材料にとどまる。(Source: [[@2026__ISCA__Vistara - Making CXL Real—Full Path from ASIC Design and OS Support to Hyperscale Deployment]], [[GPUストレージIOデータパス]]で参照される先行知見) ## 未解決の問い - Vistaraの「容量階層化」アプローチと、Beluga等の「専用プールオフロード」アプローチは、同一データセンター内でどう使い分けられるべきか。両者を1つのCXLファブリック上で共存させる際のリソース競合・スケジューリング設計は存在するか。 - Vistara論文はDDR4 DIMM再利用とPCIe Gen5 x8接続という現行世代の設計判断に基づくが、CXLメモリ圧縮のような新用途が普及した場合に必要となる「より高帯域なCXLデバイス(PCIe x16やDDR5ベース)」への移行は、既存のTPP/NUMA階層化ソフトウェアスタックにどの程度の変更を要求するか。 - knee-of-the-curve(ホットフットプリント75%)を超える高頻度アクセスワークロード(例: リアルタイム推論のKVキャッシュ)にVistara型の汎用階層化を適用した場合、Beluga型の専用プールアプローチと比べてどちらが優位か。定量比較は本論文の範囲外である。 - AIスーパーノード文脈で言及されるUALink/CXL/PCIe/UECのプロトコル並立([[AIスーパーノード]])は、Vistaraのようなデータセンター全体でのCXLメモリ階層化とスケールアップファブリックとしてのCXLをどう両立させるか。同一ハードウェアが両方の役割を担うのか、用途ごとに分離されるのか。 ## 関連 - [[NUMAメモリ配置]] — CXLメモリはCPUレスの追加NUMAノードとして扱われ、既存のNUMA配置理論がそのまま階層化の基盤になる。 - [[KVキャッシュ管理]] — CXLメモリプール化(Beluga)によるLLM推論KVキャッシュのTTFT短縮事例。 - [[GPUストレージIOデータパス]] — CXL登場によるCPU仲介パス/GPUDirect Storageのブレークイーブン点への言及。 - [[AIスーパーノード]] — スケールアップファブリックの1プロトコルとしてのCXLの位置づけ。 - [[Vistara]] — 本概念の中心事例である Meta の自社設計 CXL ASIC。 - [[Meta]] — Vistara の開発・運用組織。 ## 出典 - [[@2026__ISCA__Vistara - Making CXL Real—Full Path from ASIC Design and OS Support to Hyperscale Deployment]](ISCA 2026、CXLメモリ拡張のASIC設計・OSサポート・大規模本番展開の初のエンドツーエンド報告)