# 電源供給ネットワーク ## 定義 集積回路（CPU・GPU・AIアクセラレータ）に対し、外部電源から電圧レギュレータモジュール（VRM）、プリント配線板（PCB）、パッケージ、バンプ、ダイ上のオンダイデカップリング容量を経て、数千億個のトランジスタへ安定した動作電圧と大電流を供給するための多段RLC回路網である([[@2026__HPCA__Exploration of LLM Workload Reliability based on di dt Effects and Voltage Droops]])。 ## 多段RLC回路網と多重共振モード - **GPUのPDNは多段のラダーRLC構成を持ち、物理階層ごとに異なる共振周波数を示す。** - 根拠: [[@2026__HPCA__Exploration of LLM Workload Reliability based on di dt Effects and Voltage Droops]] — パッケージとオンダイ容量の相互作用による第1ドループ共振（A100では約35MHz）と、ボード・バルクコンデンサ起因の第2ドループ共振（約1.5MHz）という複数の固有インピーダンスピークが存在する。 - **共振周波数においてPDNインピーダンスは極大化し、電流過渡変化に対する応答性が著しく劣化する。** - 根拠: [[@2026__HPCA__Exploration of LLM Workload Reliability based on di dt Effects and Voltage Droops]] — 共振条件下では誘導性リアクタンスと容量性リアクタンスが相殺し、外部からの電流要求に対する過渡インピーダンスが急上昇して大規模な電圧降下をもたらす。 ## プロセススケーリングと共振周波数シフト - **ダイサイズの拡大とオンダイキャパシタンスの増大は、主要な共振周波数をソフトウェア実行周波数帯へ引き下げる。** - 根拠: [[@2026__HPCA__Exploration of LLM Workload Reliability based on di dt Effects and Voltage Droops]] — $f_0 = 1 / (2\pi \sqrt{LC})$ の関係式に従い、チップ面積の巨大化に伴うオンダイデカップリング容量の増大が共振周波数を低下させ、LLMの命令ループやタイル反復周波数（数MHz〜数十MHz）と重なる脆弱性領域を拡大させる。 - **低電源電圧化（Low Vdd）トレンドが許容インピーダンスの上限を極限まで引き下げている。** - 根拠: [[@2026__HPCA__Exploration of LLM Workload Reliability based on di dt Effects and Voltage Droops]] — 電源電圧が1.5Vから0.9V、将来の0.7Vへと縮小する一方で消費電力（電流）が増大するため、目標インピーダンス $Z_{target} = \Delta V / \Delta I$ は急激に小さくなり、PDN設計の物理的難易度を高めている。 ## 未解決の問い - 2.5D/3Dパッケージング（CoWoS、チップレット構造）や裏面電源供給（Backside Power Delivery Network: BSPDN）の導入は、PDNの共振周波数とdi/dt耐性にどのような構造変化をもたらすか？ - PDNの動的インピーダンス特性をリアルタイムに推定し、ワークロードのスケジューリングへ動的フィードバックする制御機構は実現可能か？ ## 未編纂の観察 - [多段RLC回路網と多重共振モード] A100 GPUのラダーRLCモデルでは、35MHz（第1共振）および1.5MHz（第2共振）にインピーダンスピークがあり、LLM推論のintra-kernel電力振動（4MHzおよび29MHz）がこの共振点と直接交差することが確認された。(Source: [[@2026__HPCA__Exploration of LLM Workload Reliability based on di dt Effects and Voltage Droops]]) ## 関連 - [[電圧降下]] - [[di-dt|di/dt]] - [[GPUレジリエンス]] - [[AIインフラ]] ## 出典 - [[@2026__HPCA__Exploration of LLM Workload Reliability based on di dt Effects and Voltage Droops]]