# チップレット と先進パッケージング 複数の小さなシリコンダイ(チップレット)を緊密にパッケージングして 1 つの「チップ」として動作させる手法。大規模 SoC の**製造歩留まり問題**と**異なる製造プロセス最適化**を両立する現代的なアプローチ。 ## なぜチップレットか ### 歩留まりの問題 シリコンウェーハ上の**欠陥**の確率は面積に比例して上がる。大きなチップは 1 つの欠陥でも全体が不良品になる。チップレットに分割することで: - 欠陥が小さいダイ 1 枚を不良にするだけで済む。 - 高価な最先端プロセス(「コンピュートチップレット」)を最も重要な部分だけに使い、I/O やアナログ回路は安価な旧世代プロセスで製造できる。 ### 大規模 SoC との関係 通常の長期トレンドは「すべてを 1 チップに統合する」方向(FPU→1980年代、大規模キャッシュ・メモリコントローラ→1990年代、GPU→2000年代、SoC→2010年代)。チップレットは**それが物理的・経済的に難しくなったときの現実解**。 ## 主なパッケージング技術の変遷 | 世代 | 事例 | 接続方式 | |---|---|---| | 外付けキャッシュ | SuperSPARC の外部 L2 | 別チップ | | デュアルチップパッケージ | Pentium Pro(CPU + L2 キャッシュ) | ワイヤボンド | | 積層 eDRAM | Core i\*4 Haswell の共置 eDRAM | 隣接ダイ | | シリコン基板(インタポーザ) | Intel EMIB、TSMC InFO\_oS | 高密度配線 | | 3D 積層(フェースツーフェース) | AMD 3D V-Cache、TSMC SoIC | ダイ間バンピング | | エッジツーエッジボンディング | Apple M シリーズ上位版 | 超高密度接続 | | HBM(高帯域メモリ) | GPU・HPC 向け | 積層 DRAM | ## AMD 3D V-Cache Zen 3〜5 の高性能 CPU に追加 SRAM を**積層**したもの。LLC(L3 キャッシュ)を大幅拡大(最大 96 MB 超)し、ゲーミング性能を大幅に向上させた。ゲームのワーキングセットが LLC に収まるようになることで、主記憶への遅延アクセスが激減する。 → [[メモリ階層とキャッシュ]] ## チップレットが「チップ統合トレンドへの逆行」でない理由 チップレットと SoC は**対立しない**: - SoC: 同じシリコン上にすべてを統合 → 小型・低コスト(スマホ向け)。 - チップレット: 複数ダイを一体化 → 大型・高性能・製造効率重視(サーバー・高性能 PC 向け)。 どちらが合理的かはコスト・性能・製造プロセス成熟度によって変わる。新しい製造プロセスが成熟すれば統合 SoC 化が再び進む場合もある。 ## 課題 - **パッケージングコスト自体**: インタポーザや 3D 積層は高価。 - **熱管理**: 積層により熱が逃げにくくなる。 - **レイテンシ**: チップレット間の通信は同一ダイ上より遅い(ただしオフチップメモリよりはずっと速い)。 ## 関連エンティティ [[AMD]](3D V-Cache)、[[Intel Corporation]](EMIB・Foveros)、[[NVIDIA]](HBM 採用 GPU) ## 横断的知見 - 今後の取り込みで、複数ソース間の関係を追記する。 ## 未解決の問い - この概念をどのソース群で継続的に検証するか。 ## 関連 - キャッシュ拡大の文脈 → [[メモリ階層とキャッシュ]] - メモリウォールへの対策として → [[メモリウォール]]